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[ELanguage] shuma DL : 0: 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 \"1101101\" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。
Date : 2008-10-13 Size : 201.27kb User : 张龙
[ELanguage] voice-cpld DL : 0: 在CPLD内实现声调和时间的控制，在LATTICE的ISPLEVER6.1下编译通过。可以修改定时时间进行声调的修改
Date : 2008-10-13 Size : 1.99kb User : yangyiping
[ELanguage] shuma DL : 0: 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 "1101101" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。-err
Date : 2025-12-19 Size : 201kb User : 张龙
[ELanguage] voice-cpld DL : 0: 在CPLD内实现声调和时间的控制，在LATTICE的ISPLEVER6.1下编译通过。可以修改定时时间进行声调的修改-In the CPLD to achieve control of tone and time, in LATTICE under the ISPLEVER6.1 compiled through. Can be modified from time to time time to tone changes
Date : 2025-12-19 Size : 2kb User : yangyiping
[ELanguage] 6713_dsk_vhdl DL : 0: TI 6713DSK板的CPLD程序 PDF格式-TI 6713DSK board CPLD procedures PDF format
Date : 2025-12-19 Size : 31kb User : 11
[ELanguage] cpld DL : 0: dds 实验利用dds原理进行了信号产生-dds dds principle experiments use a signal generator
Date : 2025-12-19 Size : 490kb User : liu peter