z8051\designer\impl1\designer.log
.....\........\.....\designer_genhdl.log
.....\........\.....\oc8051_top.adb
.....\........\.....\oc8051_top.ide_des
.....\........\.....\oc8051_top.tcl
.....\hdl\oc8051_acc.v
.....\...\oc8051_alu.v
.....\...\oc8051_alu_src_sel.v
.....\...\oc8051_alu_test.v
.....\...\oc8051_b_register.v
.....\...\oc8051_cache_ram.v
.....\...\oc8051_comp.v
.....\...\oc8051_cy_select.v
.....\...\oc8051_decoder.v
.....\...\oc8051_defines.v
.....\...\oc8051_defines.v~
.....\...\oc8051_divide.v
.....\...\oc8051_dptr.v
.....\...\oc8051_icache.v
.....\...\oc8051_indi_addr.v
.....\...\oc8051_int.v
.....\...\oc8051_memory_interface.v
.....\...\oc8051_multiply.v
.....\...\oc8051_ports.v
.....\...\oc8051_psw.v
.....\...\oc8051_ram_256x8_two_bist.v
.....\...\oc8051_ram_64x32_dual_bist.v
.....\...\oc8051_ram_top.v
.....\...\oc8051_rom.v
.....\...\oc8051_sfr.v
.....\...\oc8051_sp.v
.....\...\oc8051_tc.v
.....\...\oc8051_tc2.v
.....\...\oc8051_timescale.v
.....\...\oc8051_top.v
.....\...\oc8051_uart.v
.....\...\oc8051_wb_iinterface.v
.....\...\transcript
.....\...\waveperl.log
.....\simulation\modelsim.ini
.....\..........\modelsim.ini.sav
.....\..........\modelsim.log
.....\..........\postsynth\oc8051_acc\verilog.psm
.....\..........\.........\..........\_primary.dat
.....\..........\.........\..........\_primary.dbs
.....\..........\.........\..........\_primary.vhd
.....\..........\.........\........lu\verilog.psm
.....\..........\.........\..........\_primary.dat
.....\..........\.........\..........\_primary.dbs
.....\..........\.........\..........\_primary.vhd
.....\..........\.........\.........._src_sel\verilog.psm
.....\..........\.........\..................\_primary.dat
.....\..........\.........\..................\_primary.dbs
.....\..........\.........\..................\_primary.vhd
.....\..........\.........\.......b_register\verilog.psm
.....\..........\.........\.................\_primary.dat
.....\..........\.........\.................\_primary.dbs
.....\..........\.........\.................\_primary.vhd
.....\..........\.........\.......comp\verilog.psm
.....\..........\.........\...........\_primary.dat
.....\..........\.........\...........\_primary.dbs
.....\..........\.........\...........\_primary.vhd
.....\..........\.........\........y_select\verilog.psm
.....\..........\.........\................\_primary.dat
.....\..........\.........\................\_primary.dbs
.....\..........\.........\................\_primary.vhd
.....\..........\.........\.......decoder\verilog.psm
.....\..........\.........\..............\_primary.dat
.....\..........\.........\..............\_primary.dbs
.....\..........\.........\..............\_primary.vhd
.....\..........\.........\........ivide\verilog.psm
.....\..........\.........\.............\_primary.dat
.....\..........\.........\.............\_primary.dbs
.....\..........\.........\.............\_primary.vhd
.....\..........\.........\........ptr\verilog.psm
.....\..........\.........\...........\_primary.dat
.....\..........\.........\...........\_primary.dbs
.....\..........\.........\...........\_primary.vhd
.....\..........\.........\.......indi_addr\verilog.psm
.....\..........\.........\................\_primary.dat
.....\..........\.........\................\_primary.dbs
.....\..........\.........\................\_primary.vhd
.....\..........\.........\.........t\verilog.psm
.....\..........\.........\..........\_primary.dat
.....\..........\.........\..........\_primary.dbs
.....\..........\.........\..........\_primary.vhd
.....\..........\.........\.......memory_interface\verilog.psm
.....\..........\.........\.......................\_primary.dat
.....\..........\.........\.......................\_primary.dbs
.....\..........\.........\.......................\_primary.vhd
.....\..........\.........\........ultiply\verilog.psm
.....\..........\.........\...............\_primary.dat
.....\..........\.........\...............\_primary.dbs
.....\..........\.........\...............\_primary.vhd
.....\..........\.........\.......ports\verilog