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Description: GCM: Galois Counter Mode for Linux v2.13.6.
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Size: 7168 |
Author: ttsldd |
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Description: digest algorithm for GCM (Galois Counter Mode).
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Size: 1024 |
Author: syyxzh |
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Description: s390 implementation of the GHASH algorithm for GCM (Galois Counter Mode).
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Size: 2048 |
Author: serkihm |
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Description: it is a gf (galois field) generator in C.
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Size: 3072 |
Author: jod309644 |
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Description: L identi cation consiste à appliquer des signaux de perturbation à l entrée d un système (ceux-ci peuvent être de
type binaire aléatoire ou pseudo-aléatoire, galois, sinus à fréquences multiples...) et en analyser la sortie dans le but
d obtenir un modèle purement mathématique. Les diérents paramètres du modèle ne correspondent à aucune
réalité physique dans ce cas. L identi cation peut se faire soit dans le temps (espace temporel) ou en fréquence
(espace de Laplace). Eviter les modèles purement théoriques à partir des équations physiques (en général des équations
diérentielles), qui sont longs à obtenir et souvent trop complexes pour le temps de développement donné, est donc
possible avec cette technique.
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Size: 50176 |
Author: c938602@trbvn.com |
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Description: 提出了一种32位并行和高度流水线的循环冗余码（CRC）发生器。 该设计可以处理5个不同的通道，每个输入速率为2Gbps（总输出吞吐量为5x4Gbps）。
生成的CRC与32位以太网标准兼容。 该电路已经在0.35Micron标准CMOS工艺中使用标准单元实现，其使用Galois Fields的特性，并且被认为是“自由的”IP。-A 32-bit parallel and highly pipelined Cyclic Redundancy Code (CRC) generator is presented. The design can handle 5 different channels at an input rate of 2Gbps each (the total output throughput is 5x4Gbps.)
The generated CRCs are compatible with the 32-bit Ethernet standards. The circuit has been implemented with standard cells in a 0.35Micron standard CMOS process using the properties of Galois Fields and has been conceived as a free IP.
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Size: 449536 |
Author: asdtgg |
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Description: Built in self test to such that it generates non redundant inputs to tester using the concept of galois based primitive polynomial.
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Size: 7168 |
Author: Bela
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Description: 本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS (6,4) encoder. Using the ISE software Verilog HDL language for each module is described, and then compile, simulation in software, the ultimate realization of the RS (6,4) encoding, after downloading by chipscope data acquisition, the analysis with the simulation results meet the design requirements.)
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Size: 3862528 |
Author: heyu7892020
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Description: 伽罗华域乘法器设计，包含了两个模块，设计较为简单(Galois field multiplier design, contains two modules, the design is relatively simple)
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Size: 1024 |
Author: 未曾走远 |
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