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[VHDL-FPGA-Verilog] 9.1_ONE_PULSE DL : 0: 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器　　9.1.1 由系统功能描述时序关系　　9.1.2 流程图的设计　　9.1.3 系统功能描述　　9.1.4 逻辑框图　　9.1.5 延时模块的详细描述及仿真　　9.1.6 功能模块Verilog-HDL描述的模块化方法　　9.1.7 输入检测模块的详细描述及仿真　　9.1.8 计数模块的详细描述　　9.1.9 可编程单脉冲发生器的系统仿真　　9.1.10 可编程单脉冲发生器的硬件实现　　9.1.11 关于电路设计中常用的几个有关名词 -based on Verilog-HDL hardware Circuit of 9.1 simple programmable pulse generator 9.1.1 system functions described by the temporal flow chart 9.1.2 9.1.3 System Design Description logic diagram 9.1.5 9.1.4 Delay Module detailed description and simulation of 9.1. 6 functional modules Verilog-HDL description of the modular input method detection module 9.1.7 detailed 9.1.8 Description and Simulation module counting a detailed description 9.1.9 programmable pulse generator system 9.1.10 Simulation programmable pulse generator hardware on the circuit design 9.1.11 Constant Some of the terminology
Date : 2025-12-25 Size : 4kb User : 宁宁
[VHDL-FPGA-Verilog] 9.2_LCD_PULSE DL : 0: 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器　　9.2.1 LCD显示单元的工作原理　　9.2.2 显示逻辑设计的思路与流程　　9.2.3 LCD显示单元的硬件实现　　9.2.4 可编程单脉冲数据的BCD码化　　9.2.5 task的使用方法　　9.2.6 for循环语句的使用方法　　9.2.7 二进制数转换BCD码的硬件实现　　9.2.8 可编程单脉冲发生器与显示单元的接口　　9.2.9 具有LCD显示单元的可编程单脉冲发生器的硬件实现　　9.2.10 编译指令-"文件包含"处理的使用方法 -based on Verilog-HDL hardware Circuit of 9.2 LCD display module with the series Single-Pulse Generator 9.2.1 LCD display module Principle 9.2.2 shows the logic design Thinking and Process 9.2.3 LCD display module hardware 9.2.4 programmable single pulse data BCD of the task 9.2.5 9.2.6 for the use of the phrase cycle use 9.2.7 binary conversion of BCD programmable hardware 9.2.8 single pulse generator with a said unit 9.2.9 interface with the LCD display module programmable pulse generator hardware 9 .2.10 compiler directives- "document includes" the use of
Date : 2025-12-25 Size : 5kb User : 宁宁
[VHDL-FPGA-Verilog] 9.5_PULSE_WIDTH DL : 0: 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示　　9.5.1 脉冲周期的测量原理　　9.5.2 周期计的工作原理　　9.5.3 周期测量模块的设计与实现　　9.5.4 forever循环语句的使用方法　　9.5.5 disable禁止语句的使用方法　　9.5.6 时标信号发生模块的设计与实现　　9.5.7 周期计的Verilog-HDL描述　　9.5.8 周期计的硬件实现　　9.5.9 周期测量模块的设计与实现之二　　　　9.5.10 改进型周期计的Verilog-HDL描述　　9.5.11 改进型周期计的硬件实现　　9.5.12 两种周期计的对比 -based on Verilog-HDL hardware Circuit of 9.5 pulse cycle of measurement and display 9.5.1 pulse cycle 9.5.2 cycle measurement principle, the principle 9.5.3 cycle measurement Module Design and Implementation 9.5.4 statement cycle forever the use 9.5.5 di sable statement ban on the use 9.5.6 at the beacon signal occurred Module Design and Implementation 9.5 .7 cycle of Verilog-HDL description 9.5.8 cycle of hardware 9.5. 9 cycle measurement module design and realization of two 9.5.10 Improved cycle of Verilog- HDL description 9.5.11 Improved cycle of hardware 9.5.12 two cycles of contrast
Date : 2025-12-25 Size : 5kb User : 宁宁
[VHDL-FPGA-Verilog] 9.7_DIRIVER_control DL : 1: 基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制　　9.7.1 步进电机驱动的逻辑符号　　9.7.2 步进电机驱动的时序图　　9.7.3 步进电机驱动的逻辑框图　　9.7.4 计数模块的设计与实现　　9.7.5 译码模块的设计与实现　　9.7.6 步进电机驱动的Verilog-HDL描述　　　9.7.7 编译指令-"宏替换`define"的使用方法　　9.7.8 编译指令-"时间尺度`timescale"的使用方法　　9.7.9 系统任务-"$finish"的使用方法　　9.7.10 步进电机驱动的硬件实现 -based on Verilog-HDL hardware Circuit of 9.7 Stepper Motor Control 9.7 .1 stepper motor-driven logic symbols 9.7.2 stepper motor driven map the chronology-- Step 9.7.3 Machine-driven logic diagram 9.7.4 Counting Module Design and Implementation 9.7.5 decoding module design and Implementation 9.7.6 stepper motor driven Verilog-HDL Compiler means locale 9.7.7 Description Order- "macro substitution` define "the use 9.7.8 compiler directives-" The time scale `tim escale "use 9.7.9 system tasks-" $ finish "to use 9.7.10 stepper motor drive hardware
Date : 2025-12-25 Size : 2kb User : 宁宁
[VHDL-FPGA-Verilog] 9.8_DISP256_GUO DL : 0: 基于Verilog-HDL的硬件电路的实现 9.8 基于256点阵的汉字显示　　9.8.1 单个静止汉字显示的设计原理及其仿真实现　　9.8.2 单个静止汉字显示的硬件实现　　9.8.3 多个静止汉字显示的设计原理及其硬件实现　　9.8.4 单个运动汉字显示的设计原理及其硬件实现　　9.8.5 多个运动汉字显示的设计原理及其硬件实现 -based on Verilog-HDL hardware Circuit of 9.8 based on the lattice of 256 Chinese character display 9.8.1 static single Chinese character display and the design principle Simulation 9.8.2 single Chinese character was geostationary said the number of hardware 9.8.3 static display Chinese characters and hardware design principle to achieve single-9.8.4- Movement of the Chinese character display and hardware design principle to achieve a number of campaigns 9.8.5 Chinese character display and the design principle Hardware Implementation
Date : 2025-12-25 Size : 1kb User : 宁宁
[VHDL-FPGA-Verilog] firfilter_da DL : 0: 分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。实现一个FIR滤波器，基于分布式算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F -err
Date : 2025-12-25 Size : 1.95mb User : Eric
[VHDL-FPGA-Verilog] ref3 DL : 0: nexys 2 vhdl reference project for uart
Date : 2025-12-25 Size : 484kb User : Mishu
[VHDL-FPGA-Verilog] altera_up_avalon_sd_card_interface_91 DL : 0: 修改后的Altera大学计划IP Core，可用于QII9.1及9.1SP1-Revised Altera University Program IP Core, can be used for QII9.1 and 9.1SP1
Date : 2025-12-25 Size : 312kb User : Royal Wang
[VHDL-FPGA-Verilog] openPOWERLINK_openMAC_v1.5.9.6 DL : 0: powerlink工业以太网协议FPGA解决方案,-FPGA of powerlink protocol
Date : 2025-12-25 Size : 920kb User : pengxing
[VHDL-FPGA-Verilog] xilinx_edk_9.2_crack DL : 0: xilinx edk 9.2 破解器/注册机-xilinx edk 9.2 crack
Date : 2025-12-25 Size : 7.75mb User : 石小磊
[VHDL-FPGA-Verilog] 8051_7 DL : 0: 1、模拟量输入选择接口2、用模拟比较器实现AD转换3、5SPI串行接口AD转换器TLC2543的应用4、6I2C接口AD转换器ADS11XX的应用5 等精度数字频率计的实现6、10时钟日历芯片PCF8563的应用7、48位并行接口ADC080X的接口与驱动8、91-wire测温芯片DS18XX的应用9、716位AD转换器AD7715的应用-1, analog input selection interface 2, using a comparator to achieve 3,5 SPI serial interface, AD converter AD converter TLC2543 application 4,6 I2C interface, AD converter ADS11XX applications such as precision digital frequency meter 5 to achieve 6, 10 clock the calendar application of 7,48 PCF8563 chip bit parallel interface, the interface with the driver ADC080X 8,91-wire temperature chips DS18XX application 9,716-bit AD converter AD7715 Application
Date : 2025-12-25 Size : 69kb User : hdm
[VHDL-FPGA-Verilog] V3(2) DL : 0: 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。-Design of a 7-segment decoder, with 4-bit reversible digital counter [specific requirements] 1. 7-segment decoder using the DIP switch SW3, SW2, SW1, SW0 as input, SW3 is high, SW0 is low. Will output the results in HEX1, HEX0 display. When the input is 0000 - 1111 is displayed as 00 to 15, (2) with a reversible 4-bit digital counter to the results of experiment 3 in the digital tube display. With previous experiments, the four reversible counters, digital display, respectively, as two sub-modules, to achieve the digital display on the 4-bit reversible counter.
Date : 2025-12-25 Size : 327kb User : weijian
[VHDL-FPGA-Verilog] System_Demons DL : 0: 0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件，重载了=和<<操作符。这其实也演示了在sc_signal中如何使用用户自定义的struct。 5.构造函数带参数的例子。 6.轮转仲裁的例子。 7.使用类摸板的例子。 8.如何在模块中包含子模块。 9.SystemC的Transaction级验证示例。 10.如何trace一个数组 11.SystemC中使用测试向量文件输入的例子。 12.SystemC采用UDP/TCP通信的例子。 13.Cadence的ncsc的例子。 -0 most simple SystemC program: hello, world. A D flip-flop using SystemC example also demonstrates how to generate VCD waveform files. Synchronous FIFO example using SystemC. FIFO is from the same folder fifo.v (Verilog code) translated. Delay (similar to verilog# time). In SystemC examples. 4.SystemC document the "User Guide" in the example. Note the slightly different cultural block is modified the packet.h file, reload = << operator. In fact, this also demonstrates how to use user-defined struct in sc_signal. Constructor with parameters example. (6) examples of web arbitration. 7. The class Moban examples. 8 module contains a sub-module. 9.SystemC of Transaction-Level Verification example. 10 How to trace an array 11.SystemC use the example of the test vector file input. 12.SystemC using the example of the UDP/TCP communication. Examples of 13.Cadence the ncsc.
Date : 2025-12-25 Size : 520kb User : sdd
[VHDL-FPGA-Verilog] TIMER1 DL : 0: TIMER-1 : 定时器上溢。 TIMER-2 : 强置输出模式。 TIMER-3 : 输出比较模式。 TIMER-4 : PWM1模式。 TIMER-5 : 输入捕获模式(结果硬件仿真观察)。 TIMER-6 : PWM输入模式。 TIMER-7 : 单脉冲模式。 TIMER-8 : TIMER2作为TIMER3的分频器,即TIMER3的时钟由TIMER2提供。 TIMER-9 : TIMER2使能TIMER3(时钟都用内部时钟，两个非同步)。 TIMER-10: TIMER2启动TIMER3(时钟都用内部时钟，两个非同步)。 TIMER-11: TIMER4的通道1同时出发TIMER4和TIMER3两个定时器。
Date : 2025-12-25 Size : 3.77mb User : 陈立
[VHDL-FPGA-Verilog] TIMER2 DL : 0: TIMER-1 : 定时器上溢。 TIMER-2 : 强置输出模式。 TIMER-3 : 输出比较模式。 TIMER-4 : PWM1模式。 TIMER-5 : 输入捕获模式(结果硬件仿真观察)。 TIMER-6 : PWM输入模式。 TIMER-7 : 单脉冲模式。 TIMER-8 : TIMER2作为TIMER3的分频器,即TIMER3的时钟由TIMER2提供。 TIMER-9 : TIMER2使能TIMER3(时钟都用内部时钟，两个非同步)。 TIMER-10: TIMER2启动TIMER3(时钟都用内部时钟，两个非同步)。 TIMER-11: TIMER4的通道1同时出发TIMER4和TIMER3两个定时器。
Date : 2025-12-25 Size : 4.38mb User : 陈立
[VHDL-FPGA-Verilog] FPGA-SHIYAN DL : 0: FPGA教学资源，包括几十个教学实验程序，主芯片为EP2C8Q208C8,SDRAM. 实验指导书 CPLD_mode 9.3Nios_sound_TCP 9.2RunnigLED 10TCP1_test 4.1DECODER_3_8 4.2ENCODER_8_3 4.3Hex7S_s 4.4Hex7S_d 4.5MUX_4 4.6COMPARE 4.7ADDER_4 4.8ADD_SUB_4 5.1D_FF 5.2REG 5.3SHIFT_R 5.4 COUNTER 5.5 FRE_D 5.6SEQDET 6.1vga6.2OLED 6.4PS2_keyboard 6.3PS_mouse 6.5UART-RS232 6.6sd_core 6.7Audio_Interface_TCP 7.1ROM 7.2SRAM 7.3Flash-FPGA teaching resources, including dozens of teaching experimental procedures, the main chip for EP2C8Q208C8 SDRAM the experimental instructions CPLD_mode 9.3Nios_sound_TCP 9.2RunnigLED 10TCP1_test 4.1DECODER_3_8 4.2ENCODER_8_3 4.3Hex7S_s 4.4Hex7S_d 4.5MUX_4 4.6COMPARE 4.7ADDER_4 4.8ADD_SUB_4 5.1D_FF 5.2REG 5.3SHIFT_R 5.4 COUNTER 5.5 FRE_D 5.6SEQDET 6.1vga6.2OLED 6.4PS2_keyboard 6.3PS_mouse 6.5UART-RS232 6.6sd_core 6.7Audio_Interface_TCP 7.1ROM 7.2SRAM 7.3Flash
Date : 2025-12-25 Size : 43.46mb User : 阿飞
[VHDL-FPGA-Verilog] 4-2 DL : 0: 这是EDA的课后作业，可是4位10进制的一个源代码。课后4-2-This is EDA homework, but four decimal a source code. After-school 4-2
Date : 2025-12-25 Size : 211kb User : 王旺
[VHDL-FPGA-Verilog] assg-9-2-(trafic-light-controller) DL : 0: Traffic light Controller in vhdl using process statement and state disgram
Date : 2025-12-25 Size : 111kb User : Milind
[VHDL-FPGA-Verilog] DEMO_N DL : 0: FPGA NOISII程序，包含串口，FLASH,SPI等各种接口的程序，由原理图和VERLOG语言混合编写，非常适合初学者，开发环境为QUARTUS 9.0，芯片为EP2C208QC8N-The the FPGA NOISII program, including serial, FLASH, SPI, interface program, the schematic and VERLOG language prepared by mixing, ideal for beginners, development environment QUARTUS 9.0 chips for EP2C208QC8N
Date : 2025-12-25 Size : 15.65mb User : 黄小波
[VHDL-FPGA-Verilog] QII_9.1.tar DL : 0: quartus 9 "solution" 2
Date : 2025-12-25 Size : 914kb User : gustavo

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