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[VHDL-FPGA-Verilog] traffic_1112 DL : 0: 一个交通灯的vhdl语言实现用ＶＣ的　　１．在指定的文件夹内查找某个文件　　　　　２．获取系统文件夹的路径，要求显示windows system temp 当前目录的路径Ｃ语言　　跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案　　　　１　　６　　１５　　１０　　２１　　　　１４　９　　２０　　５　　　１６　　　　１９　２　　７　　　２２　　１１　　　　８　　１３　２４　　１７　　４　　　　２５　１８　３　　　１２　　２３ -a traffic light VHDL language of a VC. The designated folders to search within a document 2. Access to the system folder path, requested that the current windows system temp directory path C language vault : 5* 5 in the chessboard to the No. 1 starting point, the only daily vault and asked not to repeat all locations to jump to get in line with all rules of the program vault 1 6 15 10 21 14 9 20 5 16 19 2 7 22 11 8 13 24 17 4 25 18 3 12 23
Date : 2025-12-18 Size : 1kb User : 小三
[VHDL-FPGA-Verilog] ScanKb DL : 0: 共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25 -total anodic bonding keyboard scanning procedures PC5 PC4 PC3 advection The position PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 1 PC6 5 23 24 16 25
Date : 2025-12-18 Size : 1kb User : zheng
[VHDL-FPGA-Verilog] fir DL : 0: 完成一个FIR数字滤波器的设计。要求： 1、基于直接型和分布式两种算法。 2、输入数据宽度为8位，输出数据宽度为16位。 3、滤波器的阶数为16阶，抽头系数分别为h[0]=h[15]=0000，h[1]=h[14]=0065，h[2]=h[13]=018F，h[3]=h[12]=035A，h[4]=h[11]=0579，h[5]=h[10]=078E，h[6]=h[9]=0935，h[7]=h[8]=0A1F。 -Completion of a FIR digital filter design. Requirements: one, based on the direct type and distributed two algorithms. 2, input data width of 8, the output data width of 16. 3, filter order of 16 bands, tap coefficients for h [0] = h [15] = 0000, h [1] = h [14] = 0065, h [2] = h [13] = 018F , h [3] = h [12] = 035A, h [4] = h [11] = 0579, h [5] = h [10] = 078E, h [6] = h [9] = 0935, h [7] = h [8] = 0A1F.
Date : 2025-12-18 Size : 5kb User : fredyu
[VHDL-FPGA-Verilog] firfilter DL : 0: 实现一个FIR滤波器，基于直接型型算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F -The realization of a FIR filter, type-type algorithm based on direct input data width: 8-bit output data width: 16 bands: 16 bands converted by the filter (shifted to right 16-bit) for the characteristic parameters: h [0] = h [15] = 0000h [1] = h [14] = 0065h [2] = h [13] = 018F h [3] = h [12] = 035A h [4] = h [11] = 0579h [5] = h [10] = 078E h [6] = h [9] = 0935h [7] = h [8] = 0A1F
Date : 2025-12-18 Size : 1.57mb User : Eric
[VHDL-FPGA-Verilog] firfilter_da DL : 0: 分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。实现一个FIR滤波器，基于分布式算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F -err
Date : 2025-12-18 Size : 1.95mb User : Eric
[VHDL-FPGA-Verilog] VHDL-XILINX-EXAMPLE26 DL : 0: [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现ADC0809的采样电路设计][15--DMA方式A/D采样控制电路设计][16--硬件电子琴][17--乐曲自动演奏][18--秒表][19--移位相加8位硬件乘法器][20--VGA图像显示控制器(彩条)][21--VGA图像显示控制器][22--等精度频率计][23--模拟波形发生器][24--模拟示波器][25--通用异步收发器(UART)][26--8位CPU设计(COP2000)]
Date : 2025-12-18 Size : 3.52mb User : hawd
[VHDL-FPGA-Verilog] LIGHT DL : 0: --author: Suntion Tang --date: 2008-6-7 -- two warning --modify: By Suntion Tang at 2008-6-14 --description: 顶层文件，由于此系统简单， -- 且底层文件不多，故放弃原理图描述，采用VHDL语言描述-author: Suntion Tang date: 2008-6-7 two warning modify: By Suntion Tang at 2008-6-14 description: the top-level documents, as a result of this system is simple, and not more than the bottom of a document, they give up the schematic description of the use of VHDL language description
Date : 2025-12-18 Size : 172kb User :
[VHDL-FPGA-Verilog] dianziqin DL : 0: 电子琴，利用实验箱的脉冲源产生1，2，3，。。。共7个或14个音阶信号；用指示灯显示节拍；能产生颤音效果。-Organ, using a pulse source generated test cases 1,2,3,. . . A total of 7 or 14 chromatic signal with the indicator shows the beat to produce vibrato effects.
Date : 2025-12-18 Size : 2kb User : kxsh
[VHDL-FPGA-Verilog] counter_interleaver DL : 0: It is verilog based implementation of interleaver and counter for 0,15,3,7,8,4,2,14
Date : 2025-12-18 Size : 1kb User : urvish
[VHDL-FPGA-Verilog] ABC_100 DL : 0: 此为modelsim在进行逻辑综合时需要使用的abc_100仿真库-Simulation library for Section 14.7.5 abc_100 technology cells.
Date : 2025-12-18 Size : 1kb User :
[VHDL-FPGA-Verilog] VENDTEST DL : 0: 此为实现第14.7.9章所需的激励文件该代码为门级RTL描述。-Stimulus file to verify Section 14.7.9 the functionality of gate vs. RTL description.
Date : 2025-12-18 Size : 1kb User :
[VHDL-FPGA-Verilog] VEND DL : 0: 此为第14.7.8章的门级描述代码实现的的自动售报机文件名为vend.gv，注意与vend.v区分-gate level description Section 14.7.8 of a FSM for a newspaper vending machine
Date : 2025-12-18 Size : 1kb User :
[VHDL-FPGA-Verilog] 1602Dynamic-display DL : 0: 名称：LCD1602 内容：通过标准程序动态显示字符引脚定义如下：1-VSS 2-VDD 3-V0 4-RS 5-R/W 6-E 7-14 DB0-DB7 15-BLA 16-BLK-Name: LCD1602 content: The standard procedure for dynamic display of character pins are defined as follows :1-VSS 2-VDD 3-V0 4-RS 5-R/W 6-E 7-14 DB0-DB7 15-BLA 16-BLK
Date : 2025-12-18 Size : 15kb User : 陈超
[VHDL-FPGA-Verilog] CC2430 DL : 0: CC2430基础实验源代码，帮助读者快速认知CC2430芯片 ││sch_CC2430ZDK.pdf ││ │├─1.LED │├─2.LCD │├─3.Clock模式 │├─4.External中断 │├─5.Timer中断 │├─6.Stop观看 │├─7.ADC │├─8.Temp传感器 │├─9.Joystick │├─10.UART - 液晶 │├─11.DMA │├─12.ADC_Series │├─13.Flash写作 │├─14.Random序列 │├─15.AES │├─16.RF_TEST │└─17.Power模式-│ CC2430-based test source code to help readers quickly cognitive CC2430 chip │ │ sch_CC2430ZDK.pdf │ │ │ ├─1.LED │ ├─2.LCD │ ├─3.Clock Modes │ ├─4.External Interrupt │ ├─5.Timer Interrupts │ ├─6.Stop Watch │ ├─7.ADC │ ├─8.Temp Sensor │ ├─9.Joystick > Downloads > 源码/资料 > 嵌入式/单片机编程
Date : 2025-12-18 Size : 2.14mb User : 常江
[VHDL-FPGA-Verilog] EDA DL : 0: 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21.分频器 22.含同步清零的十进制加计数器 23.或门 24.7段译码器 25.8-3优先编码器 26.32位锁存器 27.八位左移寄存器 28.数据选择器4选1 29.两个三位二进制数全加器 -1 octal counter 2. Eight right register 3. Eight right register (parallel input serial output) 4 and a half plus 5 half adder 6. Half 7. Comparator compares the two numbers 8 Third number is 9.D trigger 10.T trigger 11.JK1 trigger 12.JK trigger 13. three full adder 14.SR trigger 15.T1 trigger 16. three too gate 17 with a D flip-flops 6-bit binary counter 18. 7 binary down counter with synchronous set number (6 right shift register) 19. twenty-four bidirectional binary counter 20. Alternative 21. divider 22. including synchronous clear plus zero decimal counter 23., or 24.7 Doors segment decoder 25.8-3 Priority Encoder 26.32 latch 27. eight left shift register 28. 4 election data selector 129. two three binary full adder implement
Date : 2025-12-18 Size : 4kb User : wanghao
[VHDL-FPGA-Verilog] pll DL : 0: 一个基于FPGA的载波同步环的设计，开发语言Verilog，开发工具ISE 14.7，可用于FM接收机中，典型SDR项目-An FPGA-based carrier synchronization loop design, development language Verilog, development tools ISE 14.7, FM receivers can be used, typically SDR project
Date : 2025-12-18 Size : 2.17mb User : 郭永峰
[VHDL-FPGA-Verilog] DDR_TEST DL : 0: 基于xc65slx16的ise 14.7 DDR3测试模版，经过验证，可供fpga开发参考学习，也可作为开发模版。-Based on xc65slx16 ise 14.7 DDR3 test template, validated and can be used for reference in the fpga development study, also can be used as a template development.
Date : 2025-12-18 Size : 6.58mb User : 陈传开
[VHDL-FPGA-Verilog] eeprom_test_Verilog DL : 1: eeprom工程，实现了基本的读写，供参考。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置和逻辑可控制。(EEPROM project, the realization of the basic reading and writing for reference. The IDE used in the project is "ISE Design Suite 14.7", which can be used to modify pin configuration and logic control according to its own hardware.)
Date : 2025-12-18 Size : 156kb User : shaoyang_v
[VHDL-FPGA-Verilog] uart_test_Verilog DL : 0: 用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置即可。(The demo project of UART function is realized with Verilog. The IDE used in the project is "ISE Design Suite 14.7", which can be used to modify the pin configuration according to its own hardware.)
Date : 2025-12-18 Size : 125kb User : shaoyang_v
[VHDL-FPGA-Verilog] vc2015_x64_14.0.24215 DL : 0: windows 7 安装VIVADO 需要(Microsoft Visual C++ 2015 Redistributable(x64) - 14.0.24215)
Date : 2025-12-18 Size : 12.93mb User : 不名存在

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