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Downloads SourceCode Embeded-SCM Develop VHDL-FPGA-Verilog
Title: eda Download
 Description: Nanjing University of EDA test multifunction digital clock+ alarm+ dds+ am AM.
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File list (Check if you may need any files):
eda实验,电子线路实验\clk_wyt\add_naozhong.bsf
.....................\.......\add_naozhong.vhd
.....................\.......\baoshi.bsf
.....................\.......\baoshi.vhd
.....................\.......\change.bsf
.....................\.......\change.vhd
.....................\.......\change_naozhong.bsf
.....................\.......\change_naozhong.vhd
.....................\.......\clk.bdf
.....................\.......\clk.bsf
.....................\.......\clk_beep_1k.bdf
.....................\.......\clk_beep_1k.bsf
.....................\.......\clk_beep_500.bdf
.....................\.......\clk_beep_500.bsf
.....................\.......\clk_naozhong.bdf
.....................\.......\clk_naozhong.bsf
.....................\.......\clk_wyt.asm.rpt
.....................\.......\clk_wyt.cdf
.....................\.......\clk_wyt.done
.....................\.......\clk_wyt.dpf
.....................\.......\clk_wyt.fit.rpt
.....................\.......\clk_wyt.fit.smsg
.....................\.......\clk_wyt.fit.summary
.....................\.......\clk_wyt.flow.rpt
.....................\.......\clk_wyt.map.rpt
.....................\.......\clk_wyt.map.summary
.....................\.......\clk_wyt.merge.rpt
.....................\.......\clk_wyt.pin
.....................\.......\clk_wyt.pof
.....................\.......\clk_wyt.qpf
.....................\.......\clk_wyt.qsf
.....................\.......\clk_wyt.qws
.....................\.......\clk_wyt.sim.rpt
.....................\.......\clk_wyt.sof
.....................\.......\clk_wyt.tan.rpt
.....................\.......\clk_wyt.tan.summary
.....................\.......\clock_basic.bdf
.....................\.......\db\add_sub_nsh.tdf
.....................\.......\..\altsyncram_fqu.tdf
.....................\.......\..\clk_wyt.asm.qmsg
.....................\.......\..\clk_wyt.cbx.xml
.....................\.......\..\clk_wyt.cmp.bpm
.....................\.......\..\clk_wyt.cmp.cdb
.....................\.......\..\clk_wyt.cmp.ecobp
.....................\.......\..\clk_wyt.cmp.hdb
.....................\.......\..\clk_wyt.cmp.logdb
.....................\.......\..\clk_wyt.cmp.rdb
.....................\.......\..\clk_wyt.cmp.tdb
.....................\.......\..\clk_wyt.cmp0.ddb
.....................\.......\..\clk_wyt.cmp_bb.cdb
.....................\.......\..\clk_wyt.cmp_bb.hdb
.....................\.......\..\clk_wyt.cmp_bb.logdb
.....................\.......\..\clk_wyt.cmp_bb.rcf
.....................\.......\..\clk_wyt.dbp
.....................\.......\..\clk_wyt.db_info
.....................\.......\..\clk_wyt.eco.cdb
.....................\.......\..\clk_wyt.eds_overflow
.....................\.......\..\clk_wyt.fit.qmsg
.....................\.......\..\clk_wyt.fnsim.hdb
.....................\.......\..\clk_wyt.fnsim.qmsg
.....................\.......\..\clk_wyt.hier_info
.....................\.......\..\clk_wyt.hif
.....................\.......\..\clk_wyt.map.bpm
.....................\.......\..\clk_wyt.map.cdb
.....................\.......\..\clk_wyt.map.ecobp
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.....................\.......\..\clk_wyt.map.logdb
.....................\.......\..\clk_wyt.map.qmsg
.....................\.......\..\clk_wyt.map_bb.cdb
.....................\.......\..\clk_wyt.map_bb.hdb
.....................\.......\..\clk_wyt.map_bb.logdb
.....................\.......\..\clk_wyt.merge.qmsg
.....................\.......\..\clk_wyt.pre_map.cdb
.....................\.......\..\clk_wyt.pre_map.hdb
.....................\.......\..\clk_wyt.psp
.....................\.......\..\clk_wyt.pss
.....................\.......\..\clk_wyt.rtlv.hdb
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.....................\.......\..\clk_wyt.sgdiff.hdb
.....................\.......\..\clk_wyt.signalprobe.cdb
.....................\.......\..\clk_wyt.sim.cvwf
.....................\.......\..\clk_wyt.sim.hdb
.....................\.......\..\clk_wyt.sim.qmsg
......

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