Packet : 99273876pro035.rar filelist
pro035\rtl\led_dynamic_hex.v
pro035\rtl\led_hex2led_common_cathode.v
pro035\rtl\led_out.v
pro035\rtl\led_top.v
pro035\rtl\sram_inf_temp.v
pro035\rtl\sp3b_sram_test.ucf
pro035\rtl\sp3b_sram_test.ucf.untf
pro035\rtl
pro035\ise63_pro\ise63_pro.npl
pro035\ise63_pro\__projnav\runXst_tcl.rsp
pro035\ise63_pro\__projnav\ednTOngd_tcl.rsp
pro035\ise63_pro\__projnav\nc1TOncd_tcl.rsp
pro035\ise63_pro\__projnav\sram_inf_temp_ncdTOut_tcl.rsp
pro035\ise63_pro\__projnav\ise63_pro_flowplus.gfl
pro035\ise63_pro\__projnav\ise63_pro.gfl
pro035\ise63_pro\__projnav\sram_inf_temp.xst
pro035\ise63_pro\__projnav\posttrc.log
pro035\ise63_pro\__projnav\bitgen.rsp
pro035\ise63_pro\__projnav\map.log
pro035\ise63_pro\__projnav\par.log
pro035\ise63_pro\__projnav
pro035\ise63_pro\__projnav.log
pro035\ise63_pro\automake.log
pro035\ise63_pro\sram_inf_temp.prj
pro035\ise63_pro\sram_inf_temp.cmd_log
pro035\ise63_pro\sram_inf_temp.syr
pro035\ise63_pro\sram_inf_temp.lso
pro035\ise63_pro\xst\work\vlg39\led_dynamic_hex.bin
pro035\ise63_pro\xst\work\vlg39
pro035\ise63_pro\xst\work\vlg33\led_hex2led_common_cathode.bin
pro035\ise63_pro\xst\work\vlg33
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pro035\ise63_pro\xst\work\vlg50
pro035\ise63_pro\xst\work\vlg2B\led_top.bin
pro035\ise63_pro\xst\work\vlg2B
pro035\ise63_pro\xst\work\vlg18\sram_inf_temp.bin
pro035\ise63_pro\xst\work\vlg18
pro035\ise63_pro\xst\work\hdllib.ref
pro035\ise63_pro\xst\work
pro035\ise63_pro\xst
pro035\ise63_pro\sram_inf_temp.stx
pro035\ise63_pro\_ngo\netlist.lst
pro035\ise63_pro\_ngo
pro035\ise63_pro\sram_inf_temp.ngm
pro035\ise63_pro\sram_inf_temp.pad_txt
pro035\ise63_pro\sram_inf_temp.ut
pro035\ise63_pro\bitgen.ut
pro035\ise63_pro\_impact.log
pro035\ise63_pro\_impact.cmd
pro035\ise63_pro\sram_inf_temp_vhdl.prj
pro035\ise63_pro\sram_inf_temp.ngr
pro035\ise63_pro\sram_inf_temp.ngc
pro035\ise63_pro\sram_inf_temp.bld
pro035\ise63_pro\sram_inf_temp.ngd
pro035\ise63_pro\sram_inf_temp.mrp
pro035\ise63_pro\sram_inf_temp_map.ngm
pro035\ise63_pro\sram_inf_temp_map.ncd
pro035\ise63_pro\sram_inf_temp.pcf
pro035\ise63_pro\sram_inf_temp.nc1
pro035\ise63_pro\sram_inf_temp_last_par.ncd
pro035\ise63_pro\sram_inf_temp.par
pro035\ise63_pro\sram_inf_temp_pad.csv
pro035\ise63_pro\sram_inf_temp.pad
pro035\ise63_pro\sram_inf_temp_pad.txt
pro035\ise63_pro\sram_inf_temp.ncd
pro035\ise63_pro\sram_inf_temp.xpi
pro035\ise63_pro\sram_inf_temp.placed_ncd_tracker
pro035\ise63_pro\sram_inf_temp.routed_ncd_tracker
pro035\ise63_pro\sram_inf_temp.twx
pro035\ise63_pro\sram_inf_temp.twr
pro035\ise63_pro\sram_inf_temp.bgn
pro035\ise63_pro\sram_inf_temp.drc
pro035\ise63_pro\sram_inf_temp.bit
pro035\ise63_pro
pro035\bit\SP3050B_sram_inf_temp.bit
pro035\bit
pro035\readme.txt
pro035
pro035\bit\sp3200sl_top.bit
pro035\bit\sp3200s_top.bit
pro035\bit\sp3400sl_top.bit
pro035\bit\sp3400s_top.bit
pro035\ise63_pro\ise_verilog\automake.log
pro035\ise63_pro\ise_verilog\bitgen.ut
pro035\ise63_pro\ise_verilog\coregen.log
pro035\ise63_pro\ise_verilog\coregen.prj
pro035\ise63_pro\ise_verilog\ise_verilog.dhp
pro035\ise63_pro\ise_verilog\ise_verilog.npl
pro035\ise63_pro\ise_verilog\sp3s_top.bgn
pro035\ise63_pro\ise_verilog\sp3s_top.bit
pro035\ise63_pro\ise_verilog\sp3s_top.bld
pro035\ise63_pro\ise_verilog\sp3s_top.cmd_log
pro035\ise63_pro\ise_verilog\sp3s_top.drc
pro035\ise63_pro\ise_verilog\sp3s_top.lso
pro035\ise63_pro\ise_verilog\sp3s_top.mrp
pro035\ise63_pro\ise_verilog\sp3s_top.nc1
pro035\ise63_pro\ise_verilog\sp3s_top.ncd
pro035\ise63_pro\ise_verilog\sp3s_top.ngc
pro035\ise63_pro\ise_verilog\sp3s_top.ngd
pro035\ise63_pro\ise_verilog\sp3s_top.ngm
pro035\ise63_pro\ise_verilog\sp3s_top.ngr
pro035\ise63_pro\ise_verilog\sp3s_top.pad
pro035\ise63_pro\ise_verilog\sp3s_top.pad_txt
pro035\ise63_pro\ise_verilog\sp3s_top.par
pro035\ise63_pro\ise_verilog\sp3s_top.pcf
pro035\ise63_pro\ise_verilog\sp3s_top.placed_ncd_tracker
pro035\ise63_pro\ise_verilog\sp3s_top.prj
pro035\ise63_pro\ise_verilog\sp3s_top.routed_ncd_tracker
pro035\ise63_pro\ise_verilog\sp3s_top.stx
pro035\ise63_pro\ise_verilog\sp3s_top.syr
pro035\ise63_pro\ise_verilog\sp3s_top.twr
pro035\ise63_pro\ise_verilog\sp3s_top.twx
pro035\ise63_pro\ise_verilog\sp3s_top.ut
pro035\ise63_pro\ise_verilog\sp3s_top.xpi
pro035\ise63_pro\ise_verilog\sp3s_top_last_par.ncd
pro035\ise63_pro\ise_verilog\sp3s_top_map.ncd
pro035\ise63_pro\ise_verilog\sp3s_top_map.ngm
pro035\ise63_pro\ise_verilog\sp3s_top_pad.csv
pro035\ise63_pro\ise_verilog\sp3s_top_pad.txt
pro035\ise63_pro\ise_verilog\sp3s_top_vhdl.prj
pro035\ise63_pro\ise_verilog\xst\work\hdllib.ref
pro035\ise63_pro\ise_verilog\xst\work\vlg3F\top_hc164_driver.bin
pro035\ise63_pro\ise_verilog\xst\work\vlg3F
pro035\ise63_pro\ise_verilog\xst\work\vlg4B\sp3s_top.bin
pro035\ise63_pro\ise_verilog\xst\work\vlg4B
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pro035\ise63_pro\ise_verilog\xst\work\vlg53
pro035\ise63_pro\ise_verilog\xst\work
pro035\ise63_pro\ise_verilog\xst
pro035\ise63_pro\ise_verilog\_impact.cmd
pro035\ise63_pro\ise_verilog\_impact.log
pro035\ise63_pro\ise_verilog\_ngo\netlist.lst
pro035\ise63_pro\ise_verilog\_ngo
pro035\ise63_pro\ise_verilog\__projnav\bitgen.rsp
pro035\ise63_pro\ise_verilog\__projnav\coregen.rsp
pro035\ise63_pro\ise_verilog\__projnav\ednTOngd_tcl.rsp
pro035\ise63_pro\ise_verilog\__projnav\ise_verilog.gfl
pro035\ise63_pro\ise_verilog\__projnav\ise_verilog_flowplus.gfl
pro035\ise63_pro\ise_verilog\__projnav\map.log
pro035\ise63_pro\ise_verilog\__projnav\nc1TOncd_tcl.rsp
pro035\ise63_pro\ise_verilog\__projnav\par.log
pro035\ise63_pro\ise_verilog\__projnav\posttrc.log
pro035\ise63_pro\ise_verilog\__projnav\runXst_tcl.rsp
pro035\ise63_pro\ise_verilog\__projnav\sp3s_top.xst
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pro035\ise63_pro\ise_verilog\__projnav
pro035\ise63_pro\ise_verilog\__projnav.log
pro035\ise63_pro\ise_verilog
pro035\rtl\verilog\sp3s_top.cel
pro035\rtl\verilog\sp3s_top.ucf
pro035\rtl\verilog\sp3s_top.ucf.untf
pro035\rtl\verilog\sp3s_top.v
pro035\rtl\verilog\sram_test1.v
pro035\rtl\verilog\top.ucf
pro035\rtl\verilog\top_hc164_driver.v
pro035\rtl\verilog
pro035\sim\sim.cr.mti
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pro035\sim\work\a64x16\behavioral.dat
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pro035\sim\work\a64x16
pro035\sim\work\sram_test1\verilog.asm
pro035\sim\work\sram_test1\_primary.dat
pro035\sim\work\sram_test1\_primary.vhd
pro035\sim\work\sram_test1
pro035\sim\work\sram_test1_tf\verilog.asm
pro035\sim\work\sram_test1_tf\_primary.dat
pro035\sim\work\sram_test1_tf\_primary.vhd
pro035\sim\work\sram_test1_tf
pro035\sim\work\top_hc164_driver\verilog.asm
pro035\sim\work\top_hc164_driver\_primary.dat
pro035\sim\work\top_hc164_driver\_primary.vhd
pro035\sim\work\top_hc164_driver
pro035\sim\work\_info
pro035\sim\work
pro035\sim
pro035\sim_model\A64x16.vhd
pro035\sim_model\sram_test1_tf.v
pro035\sim_model

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