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[Other resource] dingdianchengfaqisheji

Description: 目录: 0、约定 1、无符号数一位乘法 2、符号数一位乘法 3、布思算法(Booth algorithm) 4、高基(High Radix)布思算法 5、迭代算法 6、乘法运算的实现——迭代 7、乘法运算的实现——阵列 8、乘加运算 9、设计示例1 —— 8位、迭代 1、实现方案1 —— 一位、无符号 2、实现方案2 —— 一位、布思 3、实现方案3 —— 二位 10、设计示例2 —— 16位、阵列 11、设计示例3 —— 32位、迭代、阵列 1、实现方案1 —— 乘、加一步走 2、实现方案2 —— 乘、加两步走-Contents : 0, an agreement, an unsigned multiplication number two, a few multiplication symbols 3, Andrew Bruce algorithm (Booth algorithm) 4. Gao (High Radix), Andrew Bruce algorithm 5, 6 iterative algorithm, the realization of multiplication -- iterative 7, Implementation of multiplication -- Array 8, multiply-add nine, design examples 1 -- 8 spaces, an iterative, Implementation 1 -- one, two unsigned achieve program 2 -- 1, 3, Andrew Bruce, Implementation 3 -- 2 10 design examples 2 -- 16 spaces, 11 arrays, design examples 3 -- 32 spaces, iterative, an array achieve program 1 -- x, plus step two, achieving program 2 -- x, plus two-step
Platform: | Size: 382707 | Author: 少华 | Hits:

[Other resource] multiplier

Description: 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
Platform: | Size: 9989 | Author: chenyi | Hits:

[Data structs] 定点运算器

Description: 实现二进制定点运算: 1.定点整数补码加法 2.定点整数补码减法 3.定点小数Booth补码一位乘法 4.定点小数原码一位除法（加减交替法） 5.定点小数补码一位除法（加减交替法） 6.定点小数原码一位乘法 7.定点小数原码两位乘法 8.定点整数原码乘法 9.定点整数原码除法-achieve binary fixed point operations : 1. Sentinel integral complement Adder 2. Sentinel integral complement subtraction 3. Sentinel minority Booth complement a multiplication 4. Sentinel a few original code division (Modified alternate) 5. Sentinel minority complement one division (Modified alternate) 6 . sentinel decimal multiplication an original seven yards. sentinel original code two decimal multiplication 8. sentinel integer multiplication original nine yards. sentinel Integer original code division
Platform: | Size: 359424 | Author: 陈婷 | Hits:

[VHDL-FPGA-Verilog] lpm_mul

Description: ８＊８的乘法器verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助-8* 8 Multiplier verilog source code, compiled simulation, absolute authenticity, helpful for beginners
Platform: | Size: 27648 | Author: 刘东辉 | Hits:

[Software Engineering] dingdianchengfaqisheji

Description: 目录: 0、约定 1、无符号数一位乘法 2、符号数一位乘法 3、布思算法(Booth algorithm) 4、高基(High Radix)布思算法 5、迭代算法 6、乘法运算的实现——迭代 7、乘法运算的实现——阵列 8、乘加运算 9、设计示例1 —— 8位、迭代 1、实现方案1 —— 一位、无符号 2、实现方案2 —— 一位、布思 3、实现方案3 —— 二位 10、设计示例2 —— 16位、阵列 11、设计示例3 —— 32位、迭代、阵列 1、实现方案1 —— 乘、加一步走 2、实现方案2 —— 乘、加两步走-Contents : 0, an agreement, an unsigned multiplication number two, a few multiplication symbols 3, Andrew Bruce algorithm (Booth algorithm) 4. Gao (High Radix), Andrew Bruce algorithm 5, 6 iterative algorithm, the realization of multiplication-- iterative 7, Implementation of multiplication-- Array 8, multiply-add nine, design examples 1-- 8 spaces, an iterative, Implementation 1-- one, two unsigned achieve program 2-- 1, 3, Andrew Bruce, Implementation 3-- 2 10 design examples 2-- 16 spaces, 11 arrays, design examples 3-- 32 spaces, iterative, an array achieve program 1-- x, plus step two, achieving program 2-- x, plus two-step
Platform: | Size: 381952 | Author: 少华 | Hits:

[VHDL-FPGA-Verilog] multiplier

Description: 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
Platform: | Size: 9216 | Author: chenyi | Hits:

[assembly language] booth

Description: 这是我汇编语言课程设计的一点收获。实现了输入两个8位以内的二进制数，即可以二进制形式输出它们的乘积。-This is my assembly language curriculum design that harvest. Implementation of the two 8-bit input binary number within that binary form can export their product.
Platform: | Size: 1024 | Author: kzy | Hits:

[VHDL-FPGA-Verilog] booth

Description: 基于verilog的booth算法的乘法器-Based on the booth algorithm verilog multiplier
Platform: | Size: 1024 | Author: gyj | Hits:

[Other] MUL

Description: 8-bit modified Booth s algorithm multiplier
Platform: | Size: 80896 | Author: calvin | Hits:

[VHDL-FPGA-Verilog] 8bitBoothMultiplier

Description: this booth multipler in verilog-this is booth multipler in verilog
Platform: | Size: 1024 | Author: kim | Hits:

[VHDL-FPGA-Verilog] lunwen

Description: 潘明海　刘英哲　于维双 (论文) 中文摘要：本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 -Pan Minghai Liuying Zhe Yu-dimensional pairs (thesis) Chinese Abstract: This paper discusses an FPGA can be implemented on the structure of the FFT. The architecture based on pipeline architecture and fast parallel multiplier butterfly processor. Multiplier using modified Booth algorithm simplifying the partial product sign extension, use the Wallace tree and 4-2 compressor for partial product reduction. 8-point complex-point FFT as an example design of the corresponding control circuit. To complete the design using the VHDL language, and integrated into the FPGA. From the results of a comprehensive look at the structure can be XC4025E-2 with 52MHz clock on the high-speed operation. On this basis, easy to expand the structure for large point FFT operations.
Platform: | Size: 128000 | Author: culun | Hits:

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