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Search - SDH HDL
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Description: 一个SDH中最基本传输模块STM-1的帧头检测器，verilog编程实现-A basic SDH transmission module STM-1 Header detector, verilog Programming
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Size: 3072 |
Author: fredyu |
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Description: 对vga接口做了详细的介绍，并且有一
·三段式Verilog的IDE程序，但只有DMA
·电子密码锁，基于fpga实现，密码正
·IIR、FIR、FFT各模块程序设计例程，
·基于逻辑工具的以太网开发，基于逻
·自己写的一个测温元件（ds18b20）的
·光纤通信中的SDH数据帧解析及提取的
·VHDL Programming by Example（McGr
·这是CAN总线控制器的IP核，源码是由
·FPGA设计的SDRAM控制器，有仿真代码
·xilinx fpga 下的IDE控制器原代码,
·用verilog写的，基于查表法实现的LO
·精通verilog HDL语言编- up:in STD_LOGIC
down:in STD_LOGIC
run_stop:in STD_LOGIC
wai_t: in std_logic_vector(2 downto 0)
lift:in std_logic_vector(2 downto 0)
ladd: out std_logic_vector(1 downto 0)
)
end control
Platform: |
Size: 18683904 |
Author: liuzhou |
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