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[VHDL-FPGA-Verilog] regs DL : 0: 3. Distribution of this core must be free of charge. Charging is -- allowed only for value added services. Value added services -- would include copying fees, modifications, customizations, and -- inclusion in other products.-3. Distribution of this core must be free of charge. Charging is-- allowed only for value added services. Value added services-- would include copying fees, modifications, customizations, and-- inclusion in other products.
Date : 2025-12-16 Size : 2kb User : 江浩
[VHDL-FPGA-Verilog] fir DL : 0: 完成一个FIR数字滤波器的设计。要求： 1、基于直接型和分布式两种算法。 2、输入数据宽度为8位，输出数据宽度为16位。 3、滤波器的阶数为16阶，抽头系数分别为h[0]=h[15]=0000，h[1]=h[14]=0065，h[2]=h[13]=018F，h[3]=h[12]=035A，h[4]=h[11]=0579，h[5]=h[10]=078E，h[6]=h[9]=0935，h[7]=h[8]=0A1F。 -Completion of a FIR digital filter design. Requirements: one, based on the direct type and distributed two algorithms. 2, input data width of 8, the output data width of 16. 3, filter order of 16 bands, tap coefficients for h [0] = h [15] = 0000, h [1] = h [14] = 0065, h [2] = h [13] = 018F , h [3] = h [12] = 035A, h [4] = h [11] = 0579, h [5] = h [10] = 078E, h [6] = h [9] = 0935, h [7] = h [8] = 0A1F.
Date : 2025-12-16 Size : 5kb User : fredyu
[VHDL-FPGA-Verilog] firfilter DL : 0: 实现一个FIR滤波器，基于直接型型算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F -The realization of a FIR filter, type-type algorithm based on direct input data width: 8-bit output data width: 16 bands: 16 bands converted by the filter (shifted to right 16-bit) for the characteristic parameters: h [0] = h [15] = 0000h [1] = h [14] = 0065h [2] = h [13] = 018F h [3] = h [12] = 035A h [4] = h [11] = 0579h [5] = h [10] = 078E h [6] = h [9] = 0935h [7] = h [8] = 0A1F
Date : 2025-12-16 Size : 1.57mb User : Eric
[VHDL-FPGA-Verilog] firfilter_da DL : 0: 分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。实现一个FIR滤波器，基于分布式算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F -err
Date : 2025-12-16 Size : 1.95mb User : Eric
[VHDL-FPGA-Verilog] clock DL : 0: 数字钟的程序，功能说明如下所示： 1.完成秒／分／时的依次显示并正确计数； 2.秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3.定时闹钟：实现整点报时，通过语音设备来实现具体的报时； 4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整 5.可以选择使用12进制计时或者24进制计时。使用QuartusII6.0编译仿真通过，语言使用的是VHDL，可以方便的移植到其他的平台上面。 -Digital clock procedures, functional description is as follows: 1. Completed sec/min/h and the sequence shows the correct count 2. Sec/min/h in the paragraphs of the correct 10-bit full binary, seconds/minutes to achieve the age of 60 to the forward position 3. regular alarm clock: realize the whole point of time, through the voice equipment to realize specific time 4. time settings, which is manually adjusted when the function: When the clock does not consider accurate, they can respectively sub/clock adjust 5. can choose to use 12 or 24 hexadecimal hexadecimal time time. QuartusII6.0 simulation through the use of compiler, language used is VHDL, can be easily ported to other platforms above.
Date : 2025-12-16 Size : 227kb User : 余宾客
[VHDL-FPGA-Verilog] freq DL : 1: 智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法其它情　　　　况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz（Ｈ）、　　　KHz（ＡＨ）或MHz（ＢＨ）。４. 测量过程不显示数据，待测量结果结束后，直接显示结果。 -Intelligent frequency meter 1. Frequency measurement range of 1Hz ~ 1MHz 2. When the frequency of 1KHz weeks following measurement methods used in other circumstances the use of frequency measurement methods. Automatically switch between the two 3. Measurement results have shown that in the digital control, the unit can be Hz (H), KHz (AH) or MHz (BH). 4. Measurement process does not display data until after the end of the measurement results, the direct result will be displayed.
Date : 2025-12-16 Size : 233kb User : 谭超
[VHDL-FPGA-Verilog] modelsim_6.3f_6.4b_6.5_crck DL : 0: 目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的命令，需要将modelsim的win32目录添加到环境变量path中，这些都是EDA软件安装的一些基本常识了。对于modelsim的较新版本，会有提示。但是还要设置LM_LICENSE_FILE。关于网卡号的设置可以使用-h的参数，更多参数请在命令行下使用-help来查看。 2009年9月14日测试支持最新的6.5C-modelsim se 6.3f 6.4b 6.5
Date : 2025-12-16 Size : 301kb User : yanghong
[VHDL-FPGA-Verilog] WallaceTreeImplementationInVHDL DL : 0: Wallace Tree Implementation in VHDL WT is one of the fastest way to implement multiplication of numbers in hardware design. (Optimized version) Tested in Altera 3.5u board by MonteCristo (H.U.T)
Date : 2025-12-16 Size : 6kb User : montecristo
[VHDL-FPGA-Verilog] 8-Bit-Up-Counter-With-Load DL : 0: 8位计数器与负荷 -----------------------8位计数器与负荷 -8-Bit Up Counter With Load 1------------------------------------------------------- 2-- Design Name : up_counter_load 3-- File Name : up_counter_load.vhd 4-- Function : Up counter with load 5-- Coder : Deepak Kumar Tala (Verilog) 6-- Translator : Alexander H Pham (VHDL) 7-------------------------------------------------------
Date : 2025-12-16 Size : 5kb User : 王浩
[VHDL-FPGA-Verilog] digital-clock DL : 0: 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)个状态的状态机实现。显示电路用6位扫描数码显示器，它的扫描时钟可以使用1 kHz或10kHz时钟。分钟和小时的调整用两个按键开关实现。预习时可以根据以上说明，画出数字钟的框图。按照自顶向下的设计方法对数字钟的功能进行分割，画出各层的功能模块图，注明输入信号、输出信号和模块内部连接关系，并根据实板资源情况分配I／O管脚。 -digital clock
Date : 2025-12-16 Size : 11kb User : hanbaoshuai
[VHDL-FPGA-Verilog] velocity_Verilog DL : 0: 速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s； 4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s） -use verilog to realize velocity
Date : 2025-12-16 Size : 52kb User : fc
[VHDL-FPGA-Verilog] System_Demons DL : 0: 0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件，重载了=和<<操作符。这其实也演示了在sc_signal中如何使用用户自定义的struct。 5.构造函数带参数的例子。 6.轮转仲裁的例子。 7.使用类摸板的例子。 8.如何在模块中包含子模块。 9.SystemC的Transaction级验证示例。 10.如何trace一个数组 11.SystemC中使用测试向量文件输入的例子。 12.SystemC采用UDP/TCP通信的例子。 13.Cadence的ncsc的例子。 -0 most simple SystemC program: hello, world. A D flip-flop using SystemC example also demonstrates how to generate VCD waveform files. Synchronous FIFO example using SystemC. FIFO is from the same folder fifo.v (Verilog code) translated. Delay (similar to verilog# time). In SystemC examples. 4.SystemC document the "User Guide" in the example. Note the slightly different cultural block is modified the packet.h file, reload = << operator. In fact, this also demonstrates how to use user-defined struct in sc_signal. Constructor with parameters example. (6) examples of web arbitration. 7. The class Moban examples. 8 module contains a sub-module. 9.SystemC of Transaction-Level Verification example. 10 How to trace an array 11.SystemC use the example of the test vector file input. 12.SystemC using the example of the UDP/TCP communication. Examples of 13.Cadence the ncsc.
Date : 2025-12-16 Size : 520kb User : sdd
[VHDL-FPGA-Verilog] Project2 DL : 0: 1、硬件部分包括AT89C52、LCD1602和4个独立按键 2、使用定时器0产生10ms的定时中断，作为时钟基准和软件定时器的基准。 3、系统使用两个软件定时器Tkeyscan和Tdisplay。 Tkeyscan用来独立按键模块的定时扫描，每次扫描结合按键状态机的当前状态判断按键的有效性（消抖）及其时长（长按还是短按）。 Tdisplay用来定时激活LCD1602的显示（200ms一次，可自行修改）。 4、整个系统在四种状态间流转：DISPLAY_TIME、ADJUST_SECOND、ADJUST_MUNITE、ADJUST_HOUR。除了DISPLAY_TIME状态，系统处于其他状态时，显示模块实现对当前正调整的时间部分闪烁显示（在源文件misc.c的display_proc()函数中实现）。 5、系统使用数据结构ETIME来记录时钟的时间信息,ETIME的定义在misc.h中。其中成员数组time[3]用来记录时time[2]、分time[1]、秒time[0]。成员index用来索引时、分、秒哪个被选中作调整。成员cordon，顾名思义，用来存放时、分、秒的调整上限值，比如调整小时时，cordon的值是23，调整分，cordon的值是59. -keil program
Date : 2025-12-16 Size : 72kb User : 杨若
[VHDL-FPGA-Verilog] intra4x4 DL : 0: Intra4x4 in VHDL for H.264 encoder. this module work with 3 intra prediction mode
Date : 2025-12-16 Size : 1.79mb User : Roohi