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[VHDL-FPGA-Verilog] shuzizhong05 DL : 0: MAX+plus II 9.23 Baseline-MAX plus Baseline II 9.23
Date : 2026-01-01 Size : 252kb User : 冬海
[VHDL-FPGA-Verilog] DigitalClockVHDL DL : 0: 多功能电子时钟的VHDL源代码。使用MAX+PLUS II进行编译。该文档有详细的说明和程序注释。-VHDL source code. Use MAX PLUS II computer. The document is described in detail in the Notes and procedures.
Date : 2026-01-01 Size : 82kb User : wangyiran
[VHDL-FPGA-Verilog] Electronwatch DL : 0: This a vhdl programme for realise an electron watch by max-plus II. The function includes time showing and time setting. It may be extended to other functions like alarming clock and so forth.
Date : 2026-01-01 Size : 1kb User : 施红希
[VHDL-FPGA-Verilog] VHDLandDigitalCircuitDesign DL : 0: 本书系统地介绍了一种硬件描述语言，即VHDL语言设计数字逻辑电路和数字系统的新方法。这是电子电路设计方法上一次革命性的变化，也是迈向21世纪的电子工程师所必须掌握的专门知识。本书共分12章，第l章---第8章主要介绍VHDL语言的基本知识和使用VHDL语言设计简单逻辑电路的基本方法；第9章和第10章分别以定时器和接口电路设计为例，详述了用VHDL语言设计复杂电路的步骤和过程；第11章简单介绍了VHDL语言93版和87版的主要区别；第12章介绍了MAX+plus II的使用说明。本书以数字逻辑电路设计为主线，用对比手法来说明数字逻辑电路的电原理图和VHDL语言程序之间的对应关系，并列举了众多的实例。另外，还对设计中的有关技术，如仿真、综合等作了相应说明。本书简明扼要，易读易懂。它可作为大学本科和研究生的教科书，也可以作为一般从事电子电路设计工程师的自学参考书。
Date : 2026-01-01 Size : 17.83mb User : qinlei
[VHDL-FPGA-Verilog] f_adder DL : 0: 在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器-In the EDA
Date : 2026-01-01 Size : 55kb User : 林超勇
[VHDL-FPGA-Verilog] ADD DL : 0: 在MAX+PLUS II环境下用VHDL编写的加法器-In MAX+ PLUS II environment prepared using VHDL Adder
Date : 2026-01-01 Size : 34kb User : 林超勇
[VHDL-FPGA-Verilog] electoniclock DL : 0: 摘　要: 数字密码锁主要完成上锁、密码输入、密码核对、开启电锁、密码修改等功能.数字密码锁的设计电路主要包括 11 个模块 ,各模块由相应的 VHDL 程序具体实现并分别进行了 MAX + PLUS II 时序仿真. 最后 ,在 MAX + PLUS Ⅱ环境下进行了整体电路的模拟仿真 ,结果表明 ,整个设计满足要求.
Date : 2026-01-01 Size : 696kb User : 孙光华
[VHDL-FPGA-Verilog] FPGAforDLC DL : 0: 采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现多路HDLC电路-Using Altera s FPGA chips, in MAX+ Plus II software platform to achieve multi-channel HDLC circuit
Date : 2026-01-01 Size : 61kb User : yangj2
[VHDL-FPGA-Verilog] 0097 DL : 0: MAX+plus II编译的模30加法计数器，简单的与非门组成！-MAX+ Plus II compiler module adder 30 counters, a simple composition with the non-door!
Date : 2026-01-01 Size : 13kb User : LEE
[VHDL-FPGA-Verilog] MyProject DL : 0: 3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic source files stored in the MyProject directory for 138decoder.gdf, otherwise I write experimental reports, Ha ha, suitable for simulation of induction
Date : 2026-01-01 Size : 219kb User : zhang
[VHDL-FPGA-Verilog] Design_of_Traffic_Light_Control_System_Base_on_FPG DL : 0: 用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路设计中的优越性。-The design method of traffic light control system by using Very- High- Speed Integrated Circuit Hardware Description Language (VHDL) is introduced, and the downloading of the controller design to the FPGA/ CPLD chip in MAX+PLUS II is fulfilled. As FPGA/ CPLD chips are based on large scale IC and there are no connection problems in the presented circuit, so the chips are re1iable and faults are less prone to happen, which shows the advantages of the EDA technology in digital circuits design.
Date : 2026-01-01 Size : 71kb User : li
[VHDL-FPGA-Verilog] Max_PlusII_ppt DL : 0: Max+Plus II 的ppt文档，看后可以很轻易上手Max+Plus -Help
Date : 2026-01-01 Size : 1.62mb User : 李晓东
[VHDL-FPGA-Verilog] WATERHOURMETERBASEDONVHDL DL : 0: 在 MAX+PLUS II开发环境下采用 VHDL语言设计并实现了电表抄表器讨论了系统的四个组成模块的设计和 VHDL 的实现每个模块采用 RTL 级描述整体的生成采用图形输入法通过波形仿真下载芯片测试完成了抄表器的功能-In the MAX+ PLUS II development environment using VHDL language design and implementation of the meter meter reading device to discuss the four components of the system module design and VHDL implementation of each module using RTL-level description of a whole generation of graphical input waveform Simulation download chip testing completed meter reading functions
Date : 2026-01-01 Size : 234kb User : linfeng
[VHDL-FPGA-Verilog] MaxplusII DL : 0: 本电子书详细地介绍了VHDL语言开发环境 Max+plus II 软件的使用方法，让新手很快学会如何使用本软件-This book describes in detail VHDL language development environment Max+ plus II software to use, so that novices will soon learn how to use the software
Date : 2026-01-01 Size : 1mb User : may
[VHDL-FPGA-Verilog] fir-filter-design-using-fpga-with-MAX-Plus2 DL : 1: 基于FPGA的高阶FIR滤波器设计用max-plus　－II软件仿真-fir filter using fpga with max-plusII
Date : 2026-01-01 Size : 2.23mb User : 星空心晴之夏
[VHDL-FPGA-Verilog] pc8_1 DL : 0: MAX+PLUS II BASELINE Version 8.1 Software
Date : 2026-01-01 Size : 37.45mb User : hcet
[VHDL-FPGA-Verilog] VHDL5.2 DL : 0: In this report the design, implementation and testing of a Combination State Lock Machine from the given information, all of the design steps will be carried out using altera Max Plus II software package.
Date : 2026-01-01 Size : 239kb User : zyad
[VHDL-FPGA-Verilog] electronic-lock-and-VHDL-design DL : 0: 基于Max+Plus II和VHDL的电子密码锁设计-Based on Max+ Plus II electronic lock and VHDL design
Date : 2026-01-01 Size : 1kb User : 于春秀
[VHDL-FPGA-Verilog] MAXPPLUS-II DL : 0: 这是一个有关使用MAX+PLUS II原理图输入设计方法进行FPGA设计的教程，便于快速入门。-This is about using the MAX+ PLUS II schematic design methodology for FPGA design tutorials, easy Quick Start.
Date : 2026-01-01 Size : 781kb User : 王红卫
[VHDL-FPGA-Verilog] MAXPplus-II DL : 0: MAX+plus II的安装以及破解方法，和大家共享一下，有需要的拿去参考一下。-Installation as well as crack MAX+plus II, and share, there is a need to take a look.
Date : 2026-01-01 Size : 23kb User : 陈玉宝

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