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[VHDL-FPGA-Verilog] ptos DL : 0: 要求：并行输入1 byte，串行输出，无数据时输出高电平，输出格式1100+8bit+奇偶校验+0011（停止位）串行输入，并行输出，检测是否奇偶校验错误，是否有帧传输错误传输每bit数据占16个clock周期 -Requirements: parallel importation of 1 byte, serial output, no data output high, output format 1100+8 bit+ parity+0011 (stop bit) serial input, parallel output, detect the parity error, whether there is transmission frame for each bit of data transmission errors accounted for 16 clock cycles
Date : 2025-12-19 Size : 2kb User : 田杰
[VHDL-FPGA-Verilog] Phoenix2 DL : 0: 用VHDL设计一个双进程状态机，状态0时如果输入“10”则转化为另一状态，否则输出‘1001’；状态1时如果输入“11”则转化为下一状态，否则输出‘0101’；状态2市如果输入“01”则转化为下一状态，否则输出‘1100’；状态3时如果输入“00”则转化为状态0，否则输出＇0010＇；复位状态为0-conditional machine
Date : 2025-12-19 Size : 327kb User : 童超